Binarny obwód rozdzielacza dla zegarka elektronicznego, w tym podwójne bramki OR-NAND i dwa przetwornice Zegarek zawiera oscylator standardowy, który oscyluje w stosunkowo wysokiej częstotliwości, łańcuch wspomnianych dzielników binarnych do dzielenia wspomnianej wysokiej częstotliwości na sygnał taktowania niskiej częstotliwości, i wyświetlaczy czasowych do wyświetlania czasu w odpowiedzi na wspomniany sygnał taktowania niskiej częstotliwości. ,.El I 1 rte Patent 1 111 3,7 Fujita 25 września 1973 15 OBJĘTOŚĆ BINARNA DLA 3 619 644 11 1971 Vittoz 307 225 C ZEGAR ELEKTRONICZNY 3,619,646 11 1971 Vittoz t 307 225 C 3,672,155 6 1972 Bergey i in. 58 855 x 75 Inventor KIIIJI Fujita, Shrmosuwa-Machi. Japan INNE PUBLIKACJE 73 Czekolada Kabushiki Kaisha Suwa Seikoslha, Operacje arytmetyczne w komputerach cyfrowych przez RK Tokio Japonia Richards, D Firma Van Nostrand, Inc luty 1955. strony 32-33 22 Filed 2 lutego 1972 Appl Nr 222 963. Dane o priorytetowym zastosowaniu do zamówień publicznych z 10 lutego 1971 r. Japonia 46 5220 USA Cl 58 23 A, 307 223 Int Cl G041 l 00 Pole wyszukiwania 307 225 225 C, 223,58 23 R, 23 A, 23 AC, 23 D, 57, 59, 85 5.Referencje cytowane STANY ZJEDNOCZONE PATENTY 2 1971 Walton 1 58 23 Główny egzaminator-Richard B Wilkinson Asystent Asystentka ExaminerU Weldon Adler Friedman et a1. 57 STRESZCZENIE 3 RZECZYWISTY, 8 Figury rysunku 2a 2b 2 QL 1 I l Obwód rozdzielacza binarnego dla elektronicznej tarczą zegarkową wynalazku OPIS KORZYSTNYCH PRZYKŁADÓW WYKONANIA W odniesieniu do FIG la, przetwornica częstotliwości COS MOS Niniejszy wynalazek dotyczy binarnych przegród dla elek - W konwencjonalnych zegarach elektronicznych, zwłaszcza kwarcowych zegarków kryształowych, zastosowanie hybrydowych lub dwubiegunowych układów scalonych wyklucza szeroką dystrybucję takich zegarków ze względu na ich znaczne rozmiary do dużego zużycia energii, dużego rozmiaru i wysokiego kosztu Dzięki dostarczeniu bezpośredniego sprzężonego binarnego rozdzielacza utworzonego z półprzewodników tlenkowych tlenku cOS MOS w bezpłatnej konfiguracji symetrii, powyższe niedociągnięcia są przezwyciężone i można wytworzyć bardzo dokładny i niskoostający zegarek STRESZCZENIE WYNALAZKU Ogólnie rzecz biorąc, zgodnie z wynalazkiem dostarczany jest elektroniczny zegarek na nadgarstek, który ma charakter czasowy d oscylatora do generowania sygnału o wysokiej częstotliwości, wielu elementów binarnych dzielników połączonych szeregowo, przy czym każdy z tych binarnych elementów dzielących jest utworzony z podwójnych bramek OR-NAND i dwóch falowników, przy czym wspomniane bramy i falowniki są utworzone z układów scalonych COS MOS , a wyświetlacze czasu służą do zapewnienia wskazania czasu w odpowiedzi na wyjście sygnału o niskiej częstotliwości wymienionego łańcucha dzielonego binarnego. Binarny dzielnik może być utworzony z trzech par tranzystorów MOS typu N, trzech par tranzystorów MOS typu P i dwóch falowników COS MOS . Celem niniejszego wynalazku jest dostarczenie przegrody o małym zużyciu energii, szczególnie przystosowanej do stosowania w elektronicznych zegarach 5. Kolejnym celem wynalazku jest zapewnienie elektronicznego nadgarstka o małym rozmiarze i niskim koszcie, dostarczając rozdzielacz utworzony z niewielkiej liczby zintegrowanych tranzystorów MOS. Inne cele i zalety wynalazku będą w części oczywiste i w pewnym stopniu będą widoczne na podstawie spe kation. W związku z tym wynalazek obejmuje cechy konstrukcji, kombinacje elementów i rozmieszczenie części, które zostaną przedstawione w opisanych konstrukcjach, a zakres wynalazku będzie wskazywany w zastrzeżeniach. BARDZIE OPIS RYSUNKÓW bardziej zrozumiałym dla wynalazku, należy odnieść się do następującego opisu w powiązaniu z towarzyszącymi rysunkami, na których. FIG 1a jest schematem falownika COS MOS. FIG lb to wykres czasowy napięcia wejściowego i wyjściowego obwód na Figurze 1a 7.FIG 1c jest tabelą ilustrującą rozkład taktowania binarnego według wynalazku. FIG 2a jest schematem ideowym bramy COS MOS OR - NAND według wynalazku. FIG 2b jest wykresem czasowym napięcie wejściowe i wyjściowe obwodu z Figury 2a. FIG 3a jest rozdzielaczem binarnym według wynalazku. FIG 3b jest wykresem czasowym napięć obwodu z Figur 3a i. FIG 4 jest schematem blokowym elektronicznego zegarek na nadgarstek według wynalazku. Tranzystor MOS tranzystora kanału N 2 Jak bardziej szczegółowo przedstawiono na wykresie czasowym na Figurze 1b, napięcie wejściowe powoduje ściekę źródła-drenażu tranzystora N kanału MOS przewodzącego, aby obrócić tranzystor i powodować drenaż źródła ścieżka tranzystora tranzystora polowego P kanału nieprzewodzącego w celu wyeliminowania wspomnianego tranzystora. Stan wejściowy napięcia wejściowego włącza tranzystor tranzystorowy P kanału MOS i wyłącza tranzystor tranzystorowy N kanału N. Przetwornica z fig. 1a wymaga niewielkiej mocy podczas normalnej pracy. Tam gdzie zastosowano falownik do zegarka, napięcie V byłoby napięcia baterii w tym zegarku, a napięcie V byłoby napięcia naziemnego COS MOS układów scalonych utworzonych z takich falowników wymaga niewielkiej mocy. W rozdzielaczu binarnym, zmiana logiki może być wyrażone w następujących równaniach. FYI-I 1 11 Qn-l 11 gdzie, da, są sygnałami zegara w czasie n, a Q i P są logiką wyjściową w czasie tn Jeśli P jest gdzie a może równe 1 lub O, zmiana w 1, Q i P w różnych punktach sygnału zegarowego pokazano w tabeli na fig. 1c Z rozważania na wspomnianą tabelę jest jasne, że sygnał zegarowy I jest podzielony na połowę przez dzielnik w celu dostarczenia sygnału wyjściowego Q o częstotliwości równej do jednej części częstotliwości sygnału zegara wejściowego 4. Ponownie pokazano na FIG. 20, przedstawiono przykładowy otwór OR-NAND utworzony z tranzystorów COS MOS, wykres czasowy napięć wejściowych A, B, C i D oraz wyjścia napięcie Q jest przedstawione na Figurze 2b Brama OR-NAND z Figury 2a składa się z pierwszej pary tranzystorów M kanału P kanału la i lb mającego swoje spektrofotome elektrody źródłowe połączone z dodatnim zaciskiem baterii V i mające ich elektrody bramowe połączone z wejściem odpowiednio napięcia C i A Druga para tranzystorów MOS 2a i 2b kanału P są połączone z odpowiednimi źródłowymi elektrodami połączonymi odpowiednio z elektrodami spustowymi tranzystorów MOS typu P kanału P i 1b Bramy tranzystorów MOS typu P kanału 2a i 2b ar e odpowiednio podłączone do odbierania napięć wejściowych D i B Elektrody drenujące tranzystorów polowych P kanału 2A i 2b są połączone wspólnie Pierwsza para tranzystorów polowych N kanału 3a i 3b ma odpowiednie elektrody drenujące połączone z powszechnie połączonymi kanalizacjami drugie tranzystory MOS tranzystorów MOS 2a i 2b Elektrody źródłowe wspomnianej pierwszej pary tranzystorów MOS typu N są połączone wspólnie. Druga para tranzystorów MOS 4a i 4b kanału N ma elektrody spustowe połączone wspólnie ze wspólnym połączeniem elektrody źródłowe pierwszych tranzystorów MOS tranzystorów MOS 3a i 3b Elektrody źródłowe drugiego tranzystorów MOS MOS 4a i 4b połączone są wspólnie z masą V Elektrody bramkowe pierwszych tranzystorów MOS tranzystorów MOS 3a i 3b są odpowiednio połączone z wejściami C i D, natomiast elektrody bramki drugiego tranzystora MOS 40 i 4b kanału N są odpowiednio połączone z wejściami B i A. Odwołując się teraz do FIG. 3a, Obwód rozdzielacza binarnego według wynalazku jest przedstawiony dzielnik jest utworzony z pary bramek OR-NAND, takich jak brama OR-NAND przedstawiona na Figurze 2a W wymienionym obwodzie dzielnika i 1b są zaciskami wejściowymi, Q i Q są zaciskami wyjściowymi sygnały wyjściowe na wspomnianych zaciskach wyjściowych definiują sygnały zegara wykorzystywane do napędzania następnego etapu podziału Tablica czasowa napięć binarnego dzielnika z Figury 3a jest przedstawiona na Figurze 3b Podziałka jest utworzona z minimalnej liczby tranzystorów MOS Dzielnik jest szczególnie skuteczne w zegarach kwarcowych, które wymagają minimalnego rozmiaru i mocy consumptron. W celu umożliwienia lepszego zrozumienia obwodu na Figurze 3a, odnośniki liczbowe odpowiadające numerom odniesienia przypisanym do elementów bramy OR-NAND na Figurze są przyporządkowane do elementów rozdzielacza z FIG. 3a Wymieniony dzielnik zawiera wszystkie elementy dwóch bramek OR-NAND, z tym wyjątkiem, że pierwsze tranzystory MOS P kanału 1a i lb i drugie N chan nel tranzystory MOS 4a i 4b wykorzystywane są do bram OR-NAND Innymi słowy, dostarczony jest tylko jeden zestaw wspomnianego pierwszego kanału P i wspomniane drugie tranzystory MOS typu N Wejście 42 jest przykładane do elektrod bramki drugiego kanału P kanału P tranzystory 2b, 2b i drugi tranzystor MOS typu N kanału 4a Wejście d jest przyłożone do elektrod bramki dwóch pierwszych tranzystorów MOS typu N kanału N i pierwszego tranzystora MOS kanału P la Wyjście Q przyjmuje się między elektrodami drenażu jednego drugiego tranzystora MOS kanału P kanału 2a jednego z bramek OR-NAND i elektrody odwadniającej skojarzonego tranzystora MOS pierwszego kanału N 3a Wyjście to jest stosowane jako wejście bezpośrednio do elektrod bramki pierwszego tranzystora MOS tranzystora M3 i drugiego P kanału MOS tranzystora 2a drugiej bramy OR-NAND, a pośrednio przez falownik 4 jako wejście do elektrod bramki drugiego tranzystora MOS tranzystora 2 kanału P i pierwszego tranzystora MOS kanału N kanału OR-NAND, z którego s otrzymano wyjście pomocnicze Wyjście Q jest uzyskiwane z wyjścia przetwornicy 4 Wyjście tej innej bramki OR-NAND jest pobierane w punkcie P pomiędzy elektrodami drenażu pierwszego tranzystora MOS 3 kanału N i drugiego tranzystora 2 kanału P channal 2a Wyjście w punkcie P stosuje się do przetwornicy 5 jako wejście w punkcie P, do elektrod bramkowych pierwszego tranzystora polowego kanału P MOS i drugiego tranzystora MOS Nb kanału 4b 5. Ponownie, do Fig. 4, schemat blokowy zegarka kwarcowego według wynalazku jest przedstawiony zegarek Said zawiera binarny łańcuch rozdzielający FFFF, którego każdy element jest uformowany zasadniczo zgodnie z figurą 3a A kwarcowy oscylator kryształu 1 wytwarza sygnał wyjściowy o wysokiej częstotliwości w zakresie kilku kHz kilkadziesiąt kHz sygnały zegara pierwszego binarnego dzielnika F są kształtowane przez bramkę I i falownik I, przy czym wyjście oscylatora 1 jest stosowane jako wejście do wspomnianej bramy NAND Gdy łańcuch dzielący binarny jest zresetowany przez sygnał wzdłuż ponownie ustawiona linia, brama NAND I zostaje obrócona 011 w celu zmniejszenia zużycia energii w urządzeniu Falownik I jest podłączony do linii resetowania, aby zastosować sygnał zerowania do obwodów rozdzielacza FF, gdy wyłącznik SW jest zamknięty Wyjście łańcucha dzielnika jest stosowane na wyświetlaczu czasu 2, które obejmuje silnik impulsowy, przekładnię zębatą i pokrętło. Obwód według wynalazku umożliwia wytwarzanie zegarka elektronicznego, takiego jak zegarek ręczny, zawierającego oscylator o stosunkowo wysokiej częstotliwości, ale wymagający minimum mocy dzięki zastosowaniu liczników binarnych COS MOS utworzonych z minimalnej liczby tranzystorów MOS. Widać zatem, że powyższe cele, między innymi wynikające z poprzedniego opisu, są skutecznie osiągnięte, a ponieważ niektóre zmiany mogą być wykonanych w powyższych konstrukcjach bez odchodzenia od ducha i zakresu wynalazku, zamierza się, aby wszystkie materiały zawarte w powyższym opisie lub przedstawione na towarzyszących rysunkach były interpretowane jako ilustrujące, a nie w sposób ograniczający. Należy również rozumieć, że poniższe zastrzeżenia mają obejmować wszystkie ogólne i specyficzne cechy wynalazku, które w zależności od języka mogą być objęte tym zakresem. 1. Elektroniczny zegarek zawierający standardowe urządzenie oscylatora służące do wytwarzania sygnału o wysokiej częstotliwości binarnego elementu łączącego dzielnik połączony ze wspomnianym środkiem oscylacyjnym do odbierania wspomnianego sygnału wysokiej częstotliwości i do dzielenia wspomnianego sygnału wysokiej częstotliwości na sygnały taktowania niskiej częstotliwości, wspomniany dzielnik w tym co najmniej jeden binarny dzielnik utworzony z podwójnych bramek OR-NAND oraz pierwsze i drugie urządzenie inwerterowe utworzone z układów scalonych COS MOS, przy czym każda brama OR-NAND zawiera źródło napięcia uziemiającego parę pierwszych tranzystorów MOS typu P , 1b posiadające odpowiednie elektrody źródłowe połączone wspólnie ze wspomnianym źródłem napięcia para tranzystorów MOS drugiego kanału P kanału 2a, 2b mającego ich resp elektrody źródłowe, połączone odpowiednio z elektrodami spustowymi wspomnianej pary pierwszych tranzystorów MOS P kanału la, lb pary pierwszych tranzystorów MOS typu N kanału 3a, 3b mającego odpowiednie elektrody drenujące połączone ze sobą i połączone ze wspólnym połączeniem odpowiednich elektrod spustowych wspomnianej pary tranzystorów MOS drugiego tranzystora P kanału 2a, 2b i pary drugich tranzystorów MOS MOS 4a, 4b z ich odpowiednimi elektrodami drutowymi połączonymi ze sobą i wspólnym połączeniem elektrod źródłowych wspomnianej pary pierwszych tranzystorów MOS typu N kanału , 3b, odpowiednie elektrody źródłowe wspomnianej pary drugich tranzystorów MOS typu N kanałowego są połączone ze wspomnianym gruntem, przy czym elektrody bramkowe jednego z tych tranzystorów MOS drugiego tranzystora P kanału 2a i jeden z tych pierwszych tranzystorów MOS N kanału 3b są połączone ze sobą w definiuje pierwsze wejście, elektrody bramkowe jednego z wspomnianych tranzystorów MOS pierwszego kanału P 1a, a drugie wspomnianego pierwszego kanału N MOS tr anszystory 3a są połączone ze sobą w celu wyznaczenia drugiego wejścia, elektrody bramowe drugiego z pierwszych tranzystorów MOS P kanału lb i jeden ze wspomnianych dwóch tranzystorów MOS N kanałowych połączonych razem w celu wyznaczenia trzeciego wejścia, elektrody bramowe drugiego wspomnianych tranzystorów MOS drugiego tranzystora P kanału 2b, a drugi z tych tranzystorów MOS drugiego tranzystora N kanału jest połączony razem w celu zdefiniowania czwartego wejścia, wspólne połączenie pomiędzy odpowiednimi elektrodami drutowymi pary pierwszych tranzystorów MOS N, 30, 3b i para drugich tranzystorów MOS tranzystorów MOS 2a, 2b definiujących terminal wyjściowy, wspomniane podwójne bramki OR-NAND, w tym dwa wymienione bramki OR-NAND, pojedynczą parę wspomnianych tranzystorów MOS pierwszego kanału P 1a, lb i pojedynczą parę wspomnianej drugiej Tranzystory MOS 4a, 4b kanału N są wbudowane w oba wspomniane bramki LUB-NAND, przy czym pierwsze wejście dzielnika jest określone przez wspólne połączenie czwartego wejścia obu wspomnianych bramek OR-NAND, drugi dzielnik w które są zdefiniowane przez wspólne połączenie obu wspomnianych drugich wejść wspomnianych bramek OR-NAND, przy czym terminal wyjściowy jednego z wspomnianych bramek OR-NAND połączony jest przez wspomniane pierwsze środki falownika ze wspólnym połączeniem, wyznaczającym trzecie wejścia obu wspomnianych LUB-NAND, zacisk wyjściowy innych wspomnianych bramek OR-NAND, definiujący zacisk wyjściowy dzielnika i podłączony bezpośrednio do pierwszego wejścia wspomnianego jednego z wspomnianych bramek OR-NAND i połączony przez wspomniane drugie środki falownika z pierwszym wejście wspomnianego drugiego spośród wspomnianych bramek OR-NAND2. Elektroniczny zegarek określony w zastrzeżeniu 1, w którym wspomniany mechanizm oscylacyjny jest kwarcowym oscylatorem kryształu3. Elektroniczny zegarek określony w zastrzeżeniu 2, obejmujący środki wejściowe falownika połączone pośrednio, wspomniane środki oscylatora a wspomniane środki łańcucha dzielącego i środki zerujące połączone z co najmniej częścią środków dzielących wspomniane elementy łańcucha dzielącego, służące do zerowania tego samego, i połączone ze wspomnianymi środkami falownika wejściowego, przy czym wymieniony inwerter wejściowy m eans jest umieszczony w stanie wyłączonym, gdy wspomniany element wspomnianego elementu dzielącego połączony ze wspomnianymi elementami zerowania zostanie zresetowany. Opcje transakcji Trading Reported On A 1099 B mogą obejmować informacje dotyczące zapasów, jak również obligacji i służą do oceny podatników związane z podatkiem odnosi się do tych zysków lub strat Wraz z sumą zysków kapitałowych lub strat kapitałowych, dokument musi zawierać szczegóły dotyczące działalności gospodarczej Opcjami transakcji są informacje na temat 1099 B Co to jest rozbieżność w handlu walutowym Jeśli wybierzesz tę opcję, będziesz mieć możliwość dołączania pliku PDF do każdej z oświadczeń, gdy D otrzymała formularz 1099-B, który był podany w IRS. Formularz 1099-B musi zawierać szczegóły dotyczące konkretnych inwestycji zawartych w sumach. SprzedaŜ towaru towarzyszy przez zysk lub straty, które muszą być zgłaszane do IRS podczas składania podatków Formularz 1099-B rejestruje tylko zyski lub straty, które wystąpiły w danym roku kalendarzowym lub w roku podatkowym. Na przykład: Osioł ume sprzedałeś kilka akcji w ciągu ostatniego roku, a przychody z transakcji równe zyskowi kapitałowemu wynoszącemu 10.000 Co się stanie, jeśli skorzystałeś z opcji w 2017 r., gdy cena rynkowa wynosi 30 Firm maklerskich używa formularza 1099-B, aby zgłosić sprzedaż akcji i inną różnicę między kosztami a przychodami jest raportowana jako transakcja oparta na opcji oparta na 1099 B Binarnym sygnale transakcyjnym opcjonalnym Okrąg próbny Czy opcje są raportowane w 1099 Tak Jak korporacja raportuje zarobki, gdy nie otrzymano 1099s Jak zrobić Wybory typu Mark to Market Obchodzenie się z podatkami osób, które wykonują niedokwalifikowane opcje i sprzedaje akcje nie jest takie, że dochód lub dochód niezależnego wykonawcy zgłoszony na formularzu 1099-MISC w odpowiednich formularzach informacyjnych Formularz W-2 i Formularz 1099-B są nieprawidłowe Kompensacja Wynagrodzenia Odszkodowania Zamawiającego w zapasie i Opcje Jeżeli firma uczestniczy w niektórych czynnościach barterowych z innym podmiotem gospodarczym, należy złożyć formularz 1099-B Jeśli chcesz Jeśli ta opcja ma być dostarczona do formularza 1099-B, będzie można dołączyć dokument PDF do każdego oświadczenia, gdy D otrzymał formularz 1099-B. Podatek IRS powinien zawierać informacje zawarte w formularzu 1099-B w ramach rocznego składania podatków , tradycyjnie należne w dniu 1 kwietnia roku następującego po roku, w którym miały miejsce działania. Obejmuje opisy każdej z inwestycji, datę i cenę zakupu, datę i cenę sprzedaży, a także zyski z każdej sprzedaży, pomniejszone o otrzymane prowizje Opcja transakcji zawierająca informacje o A 1099 B Musi zawierać informacje dotyczące wartości godziwej danej pozycji, ponieważ musi to być uwzględnione jako dochód odbiorcy towarów do celów podatkowych Wskaźniki Forex Są to opcje opisane w 1099 Tak Jak raport korporacyjny zarobki, gdy nie otrzymasz 1099s Jak dokonać wyboru do Marku na rynku Możesz wprowadzić informacje o 1099-B na koncie TaxSlayer, przechodząc tym razem TaxSlayer nie ma możliwości importowania nasze transakcje w wyniku utraty programu w transakcji sprzedaży zmywanej lub kwocie naliczonego rabatu rynkowego Federal Tax Withhold - pokazuje rezerwę wstrzymującą i muszą być zgłaszane w slotach online w UK Uk Jeśli wybierzesz tę opcję, będziesz miał możliwość dołączyć PDF każdego oświadczenia, gdy D otrzymał formularz 1099-B, który wykazał, że podstawa została zgłoszona do IRS Jeśli strata kapitału przekracza maksymalną dopuszczalną kwotę, różnica może zostać przeniesiona na następny rok podatkowy W szczególności wykorzystuje się dane z formularza 1099-B na formularzu IRS 1040, w harmonogramie D i brokerów wymagane jest dostarczenie formularza 1099-B do 31 stycznia Kwota uzyskana ze sprzedaży zapasów zostanie podana przez maklera na formularzu 1099-B, a kwota ta musi być włączone podczas składania podatków dochodowych Opcjonalne transakcje Raportowane na stronie 1099 B Migliori Strategie Per Opzioni Binarie Urząd Skarbowy IRS wymaga przesłania Formularza 1099-B jako zapisu zysków lub strat skarbnika związana z pośrednią sprzedażą lub obrotem niektórymi papierami wartościowymi Czy transakcje opcji zawierały informacje o A 1099 B W przypadkach, w których Formularz 1099-B zgłasza straty kapitału przewyższające zyski kapitałowe, ujemną różnicę można wyznaczyć jako odliczenie w wyniku podatku , Straty i sprzedaż domowych akcjonariuszy Opcje, podziały, handlowcy Powinienem doradzać IRS, dlaczego kwoty zgłoszone na formularzu 1099-B nie zgadzają się z limitami wysokości strat, które można odliczyć każdego roku. Form 1099- B jest formularzem wystawionym przez maklera lub wymianę barterową, która podsumowuje wpływy wszystkich transakcji na akcje. Opcja Trading Tradinged On 1099 B 1099s jest teraz dostępna w dokumentacji podatkowej po prawej stronie po zalogowaniu się Koszt podstawy dla każdego akcje i pokryty papiery wartościowe zakupione po 1 1 2017 r. zostaną wyświetlone na Witrynach Handlowych w Indiach, które skutecznie obniża kwotę dochodu, którą składają podatnicy, powodując niższe obciążenie podatkowe Forex Binary Options System U7 Review Journey Począwszy od 2011 r. IRS zleciło przedstawianie sprawozdawczości w zakresie kosztów związanych z zabezpieczonymi papierami wartościowymi tylko na formularzu 1099-B. Post navigation. Recent Posts. Original text. Binary arytmetyczna jest problemem kombinatorycznym Może się wydawać banalne stosowanie metod, które już widzieliśmy w celu projektowania aby uzyskać obwody arytmetyki binarnej. Jednak istnieje problem Okazuje się, że normalny sposób tworzenia takich układów często wykorzystywać w górę za dużo bram Musimy szukać różnych sposobów. Bójna liczba całkowita add. For dodatku binarnego integer, możemy poświęcić nasz wymóg na głębokości obwodu, jaki mieliśmy wcześniej, aby używać mniej bramek Wynikowy obwód jest typu, który nazywamy obwodem iteracyjnym kombinatoryjnym, ponieważ zawiera kilka kopii prostego elementu. Do dodawania binarnego ten prosty element jest nazywany pełnym adder. A pełny adder jest obwód kombinacyjny lub w rzeczywistości dwa obwody kombinatoryjne trzech wejść i dwóch wyjść Jego funkcją jest dodanie dwóch cyfr binarnych plu sa przenosić z poprzedniego położenia i podać wynik dwuprocesowy, normalny sygnał wyjściowy i przeniesienie do następnej pozycji Oto tabela prawdziwych pełnych adderów. Tutaj użyliśmy nazw zmiennych xi y dla wejść, c - in dla carry-in, s dla sumy wyjściowej i c-out dla przeprowadzenia. Pełny adder może być trivially zbudowany przy użyciu naszych zwykłych metod projektowania obwodów combinatorial Oto wynik schemat. Następnym krokiem jest połączyć serię takich pełnych addytywników w obwód, który może dodać powiedzmy dwa 8-bitowe liczby dodatnie Wykonujemy to przez połączenie carry-out z pełnego addera do carry-in pełnego addera natychmiast po jego lewej stronie Prawy pełny adder bierze 0 na jego carryinin tutaj. Użyliśmy indeks dolny i dla i-tej pozycji binarnej. Jak widzisz, głębia tego układu nie jest już dwojakiem, ale zdecydowanie większa W rzeczywistości wyjście i przenoszenie z pozycja 7 jest określona częściowo przez wejścia pozycji 0 Sygnał musi przemieszczać się przez wszystkie pełne łączniki, za pomocą w związku z tym wystąpiły podobne opóźnienia. Istnieją rozwiązania przejściowe pomiędzy dwoma skrajnymi, które dotychczas widzieliśmy tj. obwód kombinacyjny dla całego tak zwanego 32-bitowego addera oraz iteracyjny obwód kombinacyjny, którego elementy są jednowodowymi adderami zbudowanymi jako zwykłe obwody kombinacyjne Możemy na przykład zbudować 8-bitowy adder jako zwykły dwupołożeniowy układ kombi - natorowy i zbudować 32-bitowy adder z czterech takich 8-bitowych adderów 8-bitowy adder może być trywialnie zbudowany z 65536 2 16 i - gates, a gigantyczny 65536-wejściowy lub - gate. Another pośredni rozwiązanie polega na budowie tak zwanych obwodów przyspieszenia akceleratora Do zakończenia. Nasz binarny adder może już obsłużyć negatywne liczby, jak wskazano w sekcji na arytmetycznej binarnej Ale nie rozmawialiśmy, jak możemy Załóż to do obsługi odejmowania. Aby zobaczyć, jak to można zrobić, zauważ, że w celu obliczenia wyrażenia x - y możemy wyliczyć wyrażenie x-y, a wiemy z sekcji dotyczącej arytmetyki binarnej jak wykluczyć liczbę przez odwracając wszystkie bity i dodając 1 W ten sposób możemy obliczyć wyrażenie jako x inv y 1 Wystarczy odwrócić wszystkie wejścia drugiego operandu, zanim dojdą do sumatora, ale jak dodać 1 To wydaje się wymagać kolejnego adder tylko na szczęście mamy nieużywany sygnał przenoszenia do pozycji 0, że możemy użyć Dając 1 na tym wejściu w efekcie dodaje jeden do wyniku Kompletny obwód z dodatkiem i odejmowaniem wygląda jak to. Binary mnożenie i podział. Binary mnożenia jest nawet trudniejsze niż binarne dodanie Nie ma dobrego iteracyjnego obwodu kombinacyjnego, więc musimy użyć jeszcze cięższej artylerii Rozwiązaniem będzie użycie sekwencyjnego obwodu obliczającego jeden dodatek dla każdego impulsu zegara Omówimy to bardziej w późniejszym czasie ponieważ potrzebuje mechanizmów, o których jeszcze nie rozmawialiśmy. Obwód rozdzielający n-bitowe dane binarne przy użyciu technik przesunięcia dziesiętnego i sumowania US 4599702 Obwód rozdzielacza AA do dzielenia n-bitowych danych binarnych L n przez liczbę m, która jest zdefiniowana jako m 2 a -1 a jest dodatnią liczbą całkowitą równą 2 lub więcej, przy czym operacja podziału L nm jest rozwinięta w nieskończoną liczbę podaną jako EQU1 dla Ln2 ba, gdzie b jest dodatnią liczbą całkowitą . Obwód dzielnika zawiera pierwszy obwód odpowiadający na dane binarne L n służące do dzielenia części dziesiętnej każdego z terminów nieskończonej serii w jednostkach bitowych z najbardziej znaczącego bitu części dziesiętnej, a dla sumy odpowiadającej wartości a - dzielone części bitowe części dziesiętnych wszystkich warunków nieskończonej serii w celu wygenerowania sumowanych części dziesiętnych, drugi obwód do rozróżniania przenoszenia na całkowitą część danych binarnych Ln ze zsumowanych części dziesiętnych oraz trzeci obwód do dodawania nośnika do sumy części całkowitych danych binarnych L n w celu dostarczenia podzielonych danych odpowiadających L n m. 8.What jest twierdził.1 Obwód dzielnika do dzielenia n-bitowych danych binarnych Ln o liczbę m, która jest zdefiniowana jako m 2 a -1, gdzie a jest dodatnią liczbą całkowitą 2 lub większą, operacja podziału L nm rozwinięty w nieskończoną serię podaną jako EQU18 dla Ln2 ba, gdzie b jest dodatnią liczbą całkowitą, przy czym wspomniany obwód dzielnika zawiera pierwszy pierwszy układ, reagujący na wspomniane binarne dane Ln służące do wycinania części dziesiętnej licznych najbardziej znaczących warunków wspomnianego nieskończonego serie z całkowitej części wspomnianych najbardziej znaczących terminów, przy czym każda wspomniana część dziesiętna podzielona jest na jednostkę bitów-bity od najbardziej znaczących bitów części dziesiętnej, gdzie a jest wspomnianą dodatnią liczbą całkowitą 2, oraz do sumowania wspomnianych przekrojowych jednostek części dziesiętnych wspomnianego wiele terminów wspomnianych nieskończonych szeregów w celu wygenerowania sumy dziesiętnej części. Drugie środki połączone ze wspomnianymi pierwszymi środkami dla odróżnienia części całkowitej przenoszą ze wspomnianej sumy dziesiętnej do części całkowitej wspomnianych danych binarnych Ln i. trzecie środki w połączeniu z błędem d drugie środki i odpowiadające na wspomniane dane binarne Ln dla sumowania części całkowitych wspomnianych binarnych danych Ln wytwarzając w ten sposób sumę części całkowitych, a także dodanie wymienionej całkowitej części przenoszonej, wytworzonej przez wspomniane drugie środki do wymienionej sumy części całkowitych do dostarczając w ten sposób podzielony wynik danych odpowiadający L n m.2 dzielnik A według zastrzeżenia 1, w którym wymienione pierwsze środki zawierają pierwszy pierwszy sumator odpowiadający na pierwszą podaną część wspomnianych danych binarnych Ln w celu sumowania zawartości wspomnianej pierwszej podanej części dla każdej jednostki a-bitowej w niej zawartej w celu wytworzenia pierwszego wyniku przenoszenia i pierwszego podsumowania. drugi adder oznacza reagowanie na drugą daną część wspomnianych danych binarnych Ln w celu sumowania zawartości wspomnianej drugiej podanej części dla każdej jednostki bitowej w celu wytworzenia drugiego nośnego i drugiego podsumowanego wyniku, a trzecie środki adderowe połączone są ze wspomnianymi pierwszymi i drugimi środkami adderowymi, do dodawania wspomnianego pierwszego wyniku przenoszenia i podsumowania pierwszego do wspomnianego drugiego wyniku przenoszenia i drugiego podsumowania oraz generowania wspomniana suma części dziesiętnej3. Dzielnik według zastrzeżenia 2, w którym wspomniane pierwsze środki adderowe obejmują pełny pełzacz bitowy, wspomniane drugie środki adderowe zawierają bitowy pełny adder, a wymienione trzecie środki adderowe zawierają 1-bitowy pełny adder.4 dzielnik według zastrzeżenia 2, w którym wspomniane trzecie środki obejmują. przy czwarte adder odpowiada odpowiednio do trzeciej części wspomnianej binarnej danych Ln dla dodania zawartości wspomnianej trzeciej części do wspomnianej części całkowitej, aby uzyskać trzeci nosić i trzecim podsumowaniu wyników, a drugorzędne środki adderowe połączone ze wspomnianymi czwartymi elementami adderowymi i reagujące na czwartą podaną część wspomnianych danych binarnych Ln w celu sumowania zawartości wspomnianej czwartej części podanej w celu uzyskania danych sumarycznych oraz dodawania wymienionego trzeciego nośnika a wspomniany trzeci sumaryczny wynik do wspomnianych sumarycznych danych w celu uzyskania wspomnianego podzielonego wyniku danych. 5 Dzielnik według zastrzeżenia 4, w którym wspomniane czwarte środki adderowe zawierają 1-bitowy pełny sumator. 6. Dzielnik według zastrzeżenia 1, w którym wspomniane pierwsze środki obejmuje środki generujące do generowania pierwszych impulsów przełączających wspomniane pierwsze impulsy zatrzaskowe, przy czym wspomniane pierwsze impulsy przełączające są synchronizowane z tymi pierwszymi impulsami zatrzasku. Pierwszy przełącznik reaguje na wspomniane pierwsze impulsy przełączające, do sekwencyjnego wybierania danych a-bitowych z wspomnianych danych binarnych Ln zgodnie z wymienionymi pierwsze impulsy przełączające i pierwsze środki przełączające połączone ze wspomnianymi pierwszymi przełącznikami i odpowiadające na wspomniane pierwsze impulsy zatrzaskujące, do kolejnego gromadzenia wspomnianych danych a-bitowych zgodnie z wspomnianymi impulsami zatrzasku i dostarczania wymienionej części dziesiętnej.7 Podział według dzielnika do 6, w którym wspomniane środki generujące zawierają ponadto środki do generowania impulsów impulsowych i generowania impulsów zatrzaskowych w synchronizacji z generowaniem wspomnianych impulsów przełączających, przy czym wspomniane trzecie środki zawierają drugi przełącznik połączony z wymienionymi drugimi środkami i reagujący do określonej części wspomnianych danych binarnych Ln i do wspomnianych impulsów przełączających, do wybierania konkretnych danych z wspomniane dane binarne Ln i są zgodne ze wspomnianymi drugimi impulsami przełączającymi i drugie środki akumulatorowe połączone z wymienionymi drugimi środkami przełączającymi i reagują na wspomniane konkretne dane i na wspomniane drugie impulsy zatrzaskujące, do gromadzenia wspomnianych konkretnych danych zgodnie z wymienioną drugą impulsów zatrzaskowych, a tym samym zapewnia podzielony wynik danych.8 Dzielnik według zastrzeżenia 1, w którym, gdy m 3, wspomniane drugie środki przeprowadzają dyskryminację przenoszoną zgodnie z poniższym stosunkiem logicznym EQU19, gdzie Y2Y1 i Y0 są stosowane jako wspomniane nośniki, X 3 X 2 X 1 i X 0 są używane jako wspomniane sumy dziesiętne, a X 3 X 2 X 1 odpowiednio odpowiadają odwrotom X 3 X 2 X 1. TŁO WYNALAZKU. obwód dzieleniowy odpowiedni do ustawiania pionowych adresów danych kolorowych w systemie, takich jak system nadawania znaków lub system podpisów. W standardowym systemie emisji lub podpisu znaków, ekran wyświetlacza składa się z matrycy kropkowej 248 horyzontalnej piksele pionowe 204 pikseli pionowych Kolorowanie jest na przykład wykonywane w jednostkach podbloków, każdy z 8 poziomymi pikselami i 12 pionowymi pikselami. Dlatego przyporządkowane są poziome poziomy od 0 do 247 i 8-bitowe pionowe adresy Y 0 do 203 na ekranie wyświetlacza Podczas wykonywania zabarwienia quasi kolumny 0 do 30 wzdłuż kierunku poziomego i quasi rzędy od 0 do 16 wzdłuż pionu są przyporządkowane do podbloków Każda quasi kolumna odpowiada ośmiu poziomych pikseli, a każdy quasi wiersz odpowiada do 12 pikseli pionowych Wzorzec kropki jest odczytywany z pamięci obrazów w jednostkach ośmiu poziomych pikseli Dlatego wzór kropki jest oznaczony w jednostkach quasi-kolumn 0 do 30 i adresy Y 0 do 203 Kolorowanie jest wykonywane w jednostkach podbloków , as described above, so that color data can be read out in units of quasi columns 0 to 30 along the horizontal direction but must be read out in units of 12-bit quasi rows along the vertical direction Therefore, in or der to prepare a Y address of color data, a quasi row converter is required wherein vertical addresses 0 to 203 having the dot pattern data are divided into units of 12 pixels and are converted to quasi rows 0 to 16.The conventional sub-block as the unit of coloring comprises eight horizontal pixels and 12 vertical pixels However, a minimization of a sub-block unit provides good coloring of display From this, the preferred sub-block unit is expected to be smaller than that of the conventional sub-block In this case, the Y addresses along the vertical direction of the screen must be quasi row-converted If the quasi rows are arranged in units of two lines, four lines, or eight lines, and hence in units of 2 n n 1, 2, 3 , seven six or five most significant bits of the 8-bit Y address can be easily quasi row-converted However, if the quasi row is employed in units of three lines, six lines, nine lines and hence in units of 3 n n 1, 2, 3 , the Y addresses must be quasi row-converted in unit s of three lines With a combination of quasi row conversion in units of three lines and of two lines, all possible quasi row conversions such as two-, three-, four-, six-, eight-, nine - and 12-line quasi row conversions can be performed In this case, two-line quasi row conversion can be easily performed by shifting each bit of the Y address Therefore, it is important to consider the circuit configuration of a quasi row converter for performing quasi row conversion in units of three lines. Table 1 below shows 8-bit Y addresses and their updated addresses obtained by quasi row-converting the 8-bit addresses in units of three lines A quasi row converter for performing quasi row conversion in units of three lines will be described with reference to Table 1.However, in order to form an integrated system including a quasi row converter, the quasi row converter having the ROM requires 1792 256 7 memory cells and a corresponding Y address decoder Therefore, the above quasi row converter require s a large amount of hardware and is not suitable for an IC. Another exemplification of quasi row conversion in units of three lines is a logic converter for performing the conversion shown in Table 1 Bits b 0 to b 7 of the quasi row-converted address can be designated by logic expressions using bits a 0 to a 7 of the Y address as follows EQU2 PG,7.The logic expressions for bits b 1 and b 0 are omitted since they are too long As will be apparent from the above description, when the quasi row converter for performing quasi row conversion in units of three lines comprises a logic circuit, the amount of hardware is greatly increased as in the case of the quasi row converter using ROM These conventional quasi row converters are not suitable for an IC. SUMMARY OF THE INVENTION. The present invention has been made in consideration of the above situation and has for its object to provide a divider circuit which can be constructed using a small amount of hardware, to quasi row-convert vertical add resses of a display screen in a system such as a character broadcast system and a caption system. According to the present invention, a division operation L n m is developed into the following infinite series in order to divide an n-bit binary number L n by m for m 2 a -1 where a is a positive integer of 2 or more EQU3 for L n 2 ba where b is a positive integer. Decimal parts of all the terms of this infinite series are summed and are rounded to give a carry to an integer part The rounded value or carry is added to the sum of the integer parts of the infinite series. According to the present invention, there is provided a divider circuit having only a small amount of hardware for quasi row conversion of the vertical addresses of a display screen. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 is a diagram for explaining designation of addresses in a character broadcast system or the like. FIG 2 is a block diagram of a divider circuit according to a first embodiment of the present invention. FIG 3 i s a circuit diagram of a discriminator 14 shown in FIG 2.FIG 3A is a modification of the circuit shown in FIG 3.FIG 4 is a block diagram of a divider circuit according to a second embodiment of the present invention. FIGS 5A to 5M are timing charts of switching and latch pulses generated by a pulse generator 28 shown in FIG 4.FIG 6 is a circuit diagram of the pulse generator 28 shown in FIG 4.FIG 7 is a circuit diagram having a switch circuit 21 shown in FIG 4 and. FIG 8 is a circuit diagram of a switch circuit 25 shown in FIG 4.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS. Preferred embodiments of the present invention will be described with reference to the accompanying drawings. For illustrative convenience, a dividend is given as an 8-bit binary number L n L 8 , and a divisor is given as m 3 2 a -1 2 2 -1 Assume that L n m is given as L 8 3 Also assume that an 8-bit Y address L 8 is given as follows. where a 0 to a 7 are bits of binary Y address L 8 and are designated by logic 0 or 1 Bit a 0 is the least significant bit, and bit a 7 is the most significant bit. In order to quasi row-convert the Y address L 8 in units of three lines, Y address L 8 is divided by three to obtain a quotient The quotient L 8 3 is given as follows EQU4 The term L 8 4 indicates that a decimal point of Y address a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 is shifted by two digit positions to the left upper bits An updated address is thus designated as a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 Therefore, the term L 8 4 has an integer part of six digit positions When this integer part is expressed as L 6 equation 1 is expressed as follows. The same operation as for the term L 8 3 is performed for the term L 6 3, and the following result is obtained EQU5 The above operation is repeated to obtain the following equation EQU6 The term L 8 3 can thus be developed into the infinite series L 6 L 4 L 2 L 0 The terms L 6 L 4 L 2 L 0 are obtained by shifting the decimal point of binary Y address L 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 in units of two digit positions to the left More particularly, these terms are expressed as follows EQU7.The term L 8 3 obtained by quasi row-converting Y address L 8 can be calculated as a sum of the following infinite series EQU8.When the sum of this infinite series is calculated, the number to the right of the decimal point can be asymptotically obtained from the total of asymptotic terms, each of which term is obtained by adding four prescribed 2-bit items of data by four times as EQU9.When the sum is given as X 3 X 2 X 1 X 0 the carry value of each asymptotic term to be added to the integer part can be determined from the value of X 3 XHD 2X 1 X 0 As a result, a carry to the integer part is determined Bits a 0 a 1 a 2 a 3 a 4 a 5 a 6 and a 7 are designated by logic 1 or 0 However, 13 types of sum results X 3 X 2 X 1 X 0 may be obtained as combinations of sums of the four 2-bit data for each asymptotic term, as shown in Table 2 For example, when all bits a 0 to a 7 are se t at logic 0 , X 3 X 2 X 1 X 0 is set at 0000 However, when all bits a 0 to a 7 are set at logic 1 , X 3 X 2 X 1 X 0 is set at 1100.Carry Y 2 Y 1 Y 0 to the integer part is obtained in accordance with 13 types of logic combinations EQU10.In the same manner as described above, the remaining values of carry Y 2 Y 1 Y 0 are sequentially obtained from X 3 X 2 X 1 X 0 and the results are shown in Table 3.In this case, note that 0 111111 1 0 When carry Y 2 Y 1 Y 0 which is the carry value from the decimal part, to the integer part is obtained, the integer parts of the terms of the series are summed and the carry is added to the resultant sum to obtain L 8 3 which corresponds to the value obtained by quasi row-converting the Y address L 8.The present invention is based upon the above principle The configuration of the divider circuit will be described hereinafter with reference to FIG 2 Reference numerals 11 and 12 denote 2-bit full adders, respectively B 13 and 15, 3-bit full adders, respect ively 16, a 6-bit full adder 17, a 7-bit full adder and 14, a discriminator for discriminating a carry from a decimal part to an integer part. The operation of the divider circuit will be described hereinafter Full adders 11, 12 and 13 perform additions of decimal parts as follows EQU11.More particularly, 2-bit data a 7 a 6 is added to 2-bit data a 5 a 4 by full adder 11 Two-bit data a 3 a 2 is added to 2-bit data a 1 a 0 by full adder 12 Sum data from full adders 11 and 12 are added by full adder 13, thereby obtaining the sum X 3 X 2 X 1 X 0 of the decimal parts Carry Y 2 Y 1 Y 0 to the integer part is obtained by discriminator 14 Discriminator 14 performs a carry discrimination in accordance with the following logic expressions EQU12.Discriminator 14 for satisfying the above logic expressions may comprise seven AND gates 14A to 14G, two OR gates 14H and 14I, and three inverters 14J to 14L, as shown in FIG 3 Data X 3 is supplied to AND gates 14A, 14B, 14D and 14G Data X 2 is supplied t o AND gates 14A, 14C and 14E Data X 1 is supplied to AND gates 14C, 14D and 14F Data X 0 is supplied to AND gates 14F and 14G Data X 3 is supplied via an inverter 14J to AND gate 14E data X 2 via an inverter 14K to AND gates 14B, 14D, 14F and 14G and data X 1 via an inverter 14L to AND gate 14E An ANDed output from gate 14A is used as said carry Y 2 ANDed outputs from gates 14B and 14C are converted to said carry Y 1 via an OR gate 14H ANDed outputs from gates 14D to 14G are converted to said carry Y 0 via an OR gate 14I. Carry Y 2 to Y 0 obtained from discriminator 14 and integer data a 7 to a 2 are supplied to full adders 15 to 17 Full adders 15 to 17 perform a carry operation and addition of integer data More specifically, carry Y 2 Y 1 Y 0 to the integer digit position is added to the integer part of address L 2 by full adder 15 The integer part of address L 6 is added to that of address L 4 by full adder 16 Sum data from full adders 15 and 16 are added by full adder 17 Full adder 1 7 thus produces 7-bit data b 6 b 5 b 4 b 3 b 2 b 1 b 0 i e data obtained by quasi row-converting an 8-bit Y address Discriminator 14 may have another configuration, e g as shown in FIG 3A. According to this embodiment, three-line quasi row conversion can be performed by six full adders 11 to 13 and 15 to 17 and discriminator 14 for discriminating the carry to the integer digit position Therefore, the quasi row converter according to the present invention requires only a small amount of hardware and can be easily integrated as an IC unlike the conventional quasi row converter. FIG 4 is a block diagram of a divider circuit according to the second embodiment of the present invention Reference numerals 21 and 25 denote switch circuits for switching given data supplied to adders, respectively 22, a 4-bit full adder for adding the decimal parts, 26, a 7-bit full adder for adding integer parts and a carry to the integer part 23 and 27, latches for latching sum data, respectively 14, a discrimin ator for discriminating the carry to the integer digit position and 28, a pulse generator for supplying switching pulses SP1 to SP5 to switch circuits 21 and 25 and latch pulses LP1 to LP5 to latches 23 and 27.The decimal parts are added by means of switch circuit 21, 4-bit full adder 22, and latch 23 Four 2-bit data element a 1 a 0 a 3 a 2 a 5 a 4 and a 7 a 6 are sequentially switched by switch circuit 21 to thereby supply them as signals E21B1 and E21B2 to full adder 22 For this purpose, pulses SP1, SP2, SP3 and SP4 are used as the switching pulses The resultant sum data are sequentially latched by latch 23 in response to latch pulses LP1, LP2, LP3 and LP4, respectively The sum results latched in response to latch pulse LP4 are supplied as sum X 3 X 2 X 1 X 0 of four 2-bit data a 1 a 0 a 3 a 2 a 5 a 4 and a 7 a 6 to discriminator 14 Discriminator 14 has substantially the same configuration as that in FIG 2 and produces carry Y 2 Y 1 Y 0 to an integer digit position. Meanwhile, the int eger parts of the terms of the series are added by means of switch circuit 25, 7-bit full adder 26 and latch 27 The integer digit positions of L 6 which are indicated by bits a 7 a 6 a 5 a 4 a 3 and a 2 the integer digit positions of L 4 which are indicated by bits a 7 a 6 a 5 and a 4 and the integer digit positions of L 2 which are indicated by bits a 7 and a 6 are switched by switch circuit 25 and are sequentially supplied as signals E25B1 to E25B6 to full adder 26 in response to switching pulses SP2, SP3 and SP4 The sum results of the integer parts are sequentially latched by latch 27 Carry Y 2 Y 1 Y 0 to an integer digit position is supplied via switch circuit 25 to full adder 26 in response to switching pulse SP5 The preceding latched data is then added by full adder 26 to the carry from switch circuit 25 Total sum data is latched in response to latch pulse LP5, so that 7-bit data b 6 b 5 b 4 b 3 b 2 b 1 b 0 obtained by quasi row-converting Y address L 8 in units of three lines is latched. FIGS 5A to 5M are timing charts illustrating pulses applied to or generated from pulse generator 28 FIG 6 shows a circuit configuration of generator 28 D type flip-flops D-FF 28A to 28F are reset and a 2-bit counter 28H is cleared by a reset pulse FIG 5A A clock is supplied to the clock CK input of counter 28H FIG 5B In NTSC system, the period of pulse is 63 5 s one horizontal period and the frequency of clock is 5 73 MHz 8 5 f sc where f sc denotes the color subcarrier frequency A Q 0 output from counter 28H is supplied to AND gates 28I and 28L A Q 1 output from counter 28H is supplied to AND gate 28I and supplied via an inverter 28K to AND gate 28L An ANDed output from gate 28I is supplied to an NAND gate 28J as well as to AND gates 28M to 28R Gate 28J receives a Q output from D-FF 28F An NANDed output from gate 28J clocks D-FFs 28A to 28F Q outputs from D-FFs 28A to 28E are inputted to an NOR gate 28G An NORed output from gate 28G is supplied to a D input of FF 28A D inputs of FFs 28B to 28F receive Q outputs from FFs 28A to 28E, respectively. AND gate 28L receives Q output from D-FF 28F and NORed output from gate 28G, and provides an ANDed output as the clear pulse CLP FIG 5C Pulse CLP initializes latches 23 and 27 FIG 4.Q outputs from D-FFs 28A to 28E are used as switching pulses SP1 to SP5 FIGS 5D, 5F, 5H, 5J and 5L. Q outputs from D-FFs 28A to 28E are respectively supplied to AND gates 28M to 28R ANDed outputs from gates 28M to 28R are used as latch pulses LP1 to LP5 FIGS 5E, 5G, 5I, 5K and 5M. FIG 7 shows a configuration of switch circuit 21 shown in FIG 4 Data a 7 a 5 a 3 and a 1 are supplied to AND gates 21A, 21B, 21C and 21D, respectively Gates 21A, 21B, 21C and 21D receive switching pulses SP4, SP3, SP2 and SP1, respectively ANDed outputs from gates 21A to 21D are supplied to an OR gate 21I An ORed output from gate 21I is used as said signal E21B2 Data a 6 a 4 a 3 and a 2 are supplied to AND gates 21E, 21F, 21G and 21H, and these AND gates receive switching pulses SP4 to SP1 ANDed outputs from gates 21E to 21H are supplied to a OR gate 21J An ORed output from gate 21J is used as said signal E21B1.FIG 8 shows a configuration of switch circuit 25 shown in FIG 4 Data a 7 a 6 a 5 a 4 Y 2 a 3 Y 1 a 2 and Y 0 are supplied to AND gates 25A, 25B, 25C, 25E, 25G, 25H, 25K, 25L and 25P, respectively Data a 7 is also supplied to AND gates 25D and 25J data a 6 to AND gates 25F and 25N data a 5 to an AND gate 25I and data a 4 to an AND gate 25M Switching pulse SP2 is supplied to AND gates 25A, 25B, 25C, 25E, 25H and 25L Switching pulse SP3 is supplied to AND gates 25D, 25F, 25I and 25M Switching pulse SP4 is supplied to AND gates 25J and 25N Switching pulse SP5 is supplied to AND gates 25G, 25K, and 25P. An ANDed output from gate 25A is used as said signal E25B6, and an ANDed output from gate 25B is used as said signal E25B5 ANDed outputs from gates 25C and 25D are converted to said signal E25B4 via an OR gate 25Q ANDed outputs from gates 25E to 25G are converted to said signal E25B3 via an OR gate 25R ANDed outputs from gates 25H to 25K are converted to said signal E25B2 via an OR gate 25S ANDed outputs from gates 25L to 25P are converted to said signal E25B1 via an OR gate 25T. The same effect as in the first embodiment can be obtained in the second embodiment. In the above embodiments, a binary number is divided by three However, the binary number may be divided by seven or fifteen In general, the present invention is effectively applied to divide a binary number by m for m 2 a -1 where a is a positive number of 2 or more The general infinite series can then be given as follows EQU13 for L n 2 ba where b is a positive integer where L n is an n-bit binary number. For example, when a given binary number, e g an 8-bit number, is divided by 3 i e m 3 , condition a 2 is given from m 2 a -1 In this case, an infinite series is given as follows EQU14 The above infinite series is the same as that described with reference to the firs t embodiment. An infinite series is obtained in the following manner when the 8-bit number is divided by seven In this case, conditions m 7 and a 3 are given from m 2 a -1 EQU15.The above infinite series can be rewritten as follows EQU16.In this case, the sum of the decimal parts can be obtained by repeatedly adding a 3-bit data which is obtained by dividing the decimal part data in a unit of 3-bit from the most significant bit of the decimal part By using this sum data of the decimal part, a carry to an integer digit position is obtained and is added to the sum of the integer parts. A detailed description for another case wherein 8-bit data is divided by 15 i e 2 4 -1 or by 31 i e 2 5 -1 will be omitted In this case, the decimal point is shifted in a unit of four - or five-bit to the left in the same manner as described above Decimal parts of decimal point shifted data are added to obtain a carry to an integer digit position The carry is added to a sum of integer parts In general, the fo llowing relation is given EQU17 The above result indicates that L n m can be developed into a general infinite series when the divisor m is given as 2 a -1 For this reason, the present invention can be applied not only to m 3 or 5 but also to m 2 a -1.In the above embodiments, the dividend is the 8-bit value L 8 However, the number of bits of the dividend is not limited to 8 bits but may be extended to n bits. As is apparent from the above description, the present invention can be applied whenever an n-bit dividend and a 2 a -1 divisor are given. Binary frequency divider US 4025800 A. A binary divider circuit consisting of a pair of inverters connected in series and a pair of switches connected in series around one of the inverters The switches are constructed such that they are not open or closed at the same time and a capacitor is connected from the common node between the switches and ground A resistor is connected from the output of one of the series inverters to the input of the othe r inverter The resistor is of a value such that the time constant is associated with the resistor and capacitor. 7.What is claimed is.1 A binary divider circuit for generating an output signal having a frequency of one-half that of its input signal, comprising. first and second inverters connected in series. first and second switch means connected in series, from the input to the output of said first inverter. means for opening or closing said switches in response to said input signal such that said switches operate 180 out of phase. a capacitor connected to the common node between said switches, said capacitor being large with respect to any stray capacitance on the input to said first inverter and. resistor feedback means connected from the output of said second inverter to the input of said first inverter, for referencing said second inverter output to said first inverter input, said resistor being of such value that the time constant associated with said resistor and said capacitor is large with respect to the signal propagation delay through said inverters.2 The circuit of claim 1 implemented in CMOS technology wherein said capacitor comprises a reverse biased p , n junction with said junction never connected to a voltage that exceeds its breakdown voltage.3 The circuit of claim 2 wherein said resistor means is formed by ion implantation.4 The circuit of claim 3 wherein said input signal consists of a first and second train of pulses 180 out of phase and characterized by a first and second distinct voltage level, said circuit further including means for operatively connecting said first train of pulses to said first switch whereby said switch is open when said pulse is at said first level and closed when it is at said second level, means for connecting said second train of pulses to said second switch such that said second switch is open when said pulse is at the first state and closed when said pulse is at a second state whereby said first and second switches are opened and closed 180 out of phase with each other.5 The circuit of claim 4 further including first output means c onnected to the output of said second inverter and second output means connected to the output of said first inverter.6 The circuit of claim 1 wherein said first and second inverters consist respectively of an n-channel MOS transistor having its source connected to ground, a p-channel MOS transistor having its source connected to a positive source of voltage and its drain connected to the drain of said n-channel transistor, the gates of said transistors connected together and forming the input to said inverter, said output means connected to the common node between the drains of said n-channel and p-channel transistors.7 The circuit of claim 6 wherein said first and said second switches comprise respectively an n-channel and p-channel MOS transistor having their sources and drains connected input means connected to the gates of said transistors such that a control signal is supplied to one gate and the complement of said signal is supplied to the other gate whereby said switch is close d and a signal may be passed from said common drain connection through said transistors to said common source connection when said first level signal is impressed upon said gates but whereby a signal may not pass from said common drain to said common source through said transistors when said second level signal is impressed upon said gates. BACKGROUND OF THE INVENTION. Modern electronic watches consist of an accurate electronic frequency source CMOS divider circuitry for reducing the reference frequency to a one cycle per second signal CMOS counters for counting minutes, seconds, hours, days, months and so on CMOS control circuitry and electronic displays such as a liquid crystal or light emitting diodes This is all old The new developments in electronic watches are occurring primarily as improvements in displays, size reduction of the circuitry, and reductions in manufacturing costs The present invention is directed at two of these areas namely the reduction in both size and manufacturi ng costs of the divider circuitry. The divider circuitry typically consists of a series of CMOS binary divider circuits that have the property of dividing the frequency of the input signal precisely in half That is, if the input signal frequency is 4 Hz, the output signal frequency would be 2 Hz These circuits, although conceptually simple and old in the art, are uniquely important to digital watch design became many are required in a single watch and both space and power are limited. Thus, it is an object of this invention to provide an improved binary circuit that is smaller in size than those currently available Smaller size will provide higher yields and lower cost. It is another object of the invention to provide a new binary circuit that is uniquely suited for the low power complementary metal oxide semiconductor CMOS process of implementation. It is another object of the invention to provide a binary divider circuit with a minimum number of active elements. Finally, it is an object o f the invention to provide a new structure for a capacitor in CMOS. SUMMARY OF THE INVENTION. These and other objects of the invention are achieved by a circuit having first and second inverters in series with the output of the second inverter fed back through a high value resistor to the input of the first inverter In addition, the input of the first inverter is connected in series through first and second switches to its own output A capacitor is connected from the common node between the two switches to ground One input, consisting of a logic signal, is supplied to the control terminal of the first switch and a second input signal, consisting of the complement of the first control signal, is supplied to the control terminal of the second switch The circuit output is taken from the second inverter and its complement from the first inverter. This circuit, when implemented in CMOS technology, utilizes a capacitor structure that consists of a reverse biased p , n diode, the capacitive valu e of which is large when compared with that of the stray capacitance associated with the input to the first inverter. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 is a block diagram of the inverter circuit of the present invention, particularly showing its inputs and outputs. FIG 2 is a frequency diagram showing the frequency relationship of the input and output of the circuit of the present invention. FIG 3 is a simplified circuit schematic illustrating the basic operation of the circuit. FIG 4 is a phase diagram showing the relationship of the various inputs and outputs and important nodes within the circuit shown in FIG 3.FIG 5 is a cross-sectional illustration of the structure of a conventional CMOS capacitor. FIG 6 is a cross-sectional illustration of a CMOS capacitor constructed according to the present invention. FIG 7 is a voltage current diagram illustrating the operation of the capacitor of FIG 6.FIG 8 is a conventional illustration of the switch of FIG 3.FIG 9 is a circuit schematic of the switch of FIG 8 implemented in CMOS technology. FIG 10 is a schematic illustration of an inverter circuit. FIG 11 is a schematic of the inverter of FIG 10 implemented in CMOS technology. DESCRIPTION OF THE PREFERRED EMBODIMENT. FIG 1 generally shows the setting of the invention as one circuit 6 in a plurality of identical binary frequency divider circuits 4 and 8 The output of a frequency reference such as a quartz crystal not shown is supplied to the input of a chain of binary divider circuits 4, 6 and 8 The output of the frequency reference may be a single signal consisting of a sequence of pulses or it may be two signals, one of which is the complement of the other That is, the pulses are exactly 180 out of phase The latter arrangement is shown in FIG 1.The inputs to any given binary circuit 6, for example, are the signal and its complement The outputs of the binary are the signal Q and its complement Q The relationship of these signals is illustrated in FIG 2 where it can be see n that Q has a frequency of 1 2 of that of Although not important to the invention, it will aid in its explanation if some conventions are defined The zero signal level is at ground and the one signal level is at some positive voltage, for example, 3 volts above ground Q changes state on the trailing edge of. Many binarys within the frequency divider network also are provided with a reset signal R, whose purpose is to force the output Q to logic zero when R is high. FIG 3 shows the basic functional configuration of the binary divider circuit for the present invention The circuit generally consists of inverters 10 and 12 connected in series Connected in series with the input of the inverter 10 are switches 14 and 16 The output of inverter 10 is connected to one end of switch 16 via lead 17 The common node 18 between switches 14 and 16 is connected through capacitor 20 to ground The output of inverter 12 is connected through resistor 22 to the input of inverter 10 Switches 14 and 16 are controlled by electrical signals supplied via leads 24 and 26 respectively That is, when the signal on lead 26 is high, switch 16 is closed When the signal on lead 26 is at ground, switch 16 is open as shown in the diagram As will be described later, switches 14 and 16 are constructed such that if one is open the other must be closed and vice versa. Stray capacitance associated with the input to inverter 10 is illustrated as capacitor 28 In order for the circuit to work properly, capacitor 20 must be much greater than capacitor 28.Inputs and are supplied to the circuit via leads 26 and 24 respectively The outputs from the circuit Q and Q are taken from the outputs of inverters 12 and 10 respectively. To explain the operation of the circuit of FIG 3, it is helpful to refer to the phase diagram of FIG 4 For purposes of description, assume that the input signal is resting between transitions in a logic one state during the time interval T 1 is, of course, in a logic zero state during th is time Switch 16 will be closed, and switch 14 is open Also assume, as shown in FIG 4, that Q is in a logic one during period T 1 As can be seen, there is positive feedback around the two inverters from the output of inverter 12 via resistor 22 to the input of inverter 10 Thus, the two inverters will act similar to a flip flop in that they can have only two stable states and will remain in a particular state until they experience an input signal that drives them to the other state. The latching operation of the two inverters is as follows With a logic one on the input of inverter 10, the output thereof is at a logic zero and is Q Inverter 12 inverts the output of inverter 10 from a logic zero to a logic one, which signal is Q, and is returned via resistor 22 to reinforce the logic one signal on the input of inverter 10 Since switch 14 is open, the remainder of the circuit is isolated from the input of inverter 10 and thus the two inverters will remain latched in a stable state. With swi tch 16 closed, node 18 and therefore capacitor 20 is forced to a logic zero state via lead 17 connected to the output of inverter 10.State T 1 may last for any period of time, depending on where the binary divider is located within the watch circuitry It is triggered only by a change in the state of the preceding binary circuit. When at time T 2 the preceding binary circuit changes state, goes to a logic zero and goes to a logic one This immediately causes switch 16 to open and switch 14 to close The effect of this switching change is to transfer the charge from capacitor 20 through node 18 and now closed switch 14 to the input of inverter 10 Switch 16 is, of course, open so that node 18 is isolated from the output of inverter 10 via lead 17 Prior to T 2 node 18 was at zero logic level and the input to inverter 10 was at a logic one level Now, during the time period T 2 the input of inverter 10 is forced to a logic zero level by, in effect, draining the positive voltage from the input of inverter 10 to capacitor 20 Since stray capacitance 28 is much smaller than capacitor 20, the positive charge stored thereon will not defeat the effect of capacitor 20 and the input to inverter 10, which is indicated by reference numeral 19, will be forced to a logic zero level As soon as node 19 discharges towards the logic zero sufficient to affect the state of inverter 10, the output of inverter 10 will swing in the opposite direction that is, from a logic zero to a logic one state Likewise, as soon as the output of inverter 10 has gone far enough towards the logic one state to which it is headed, it will affect inverter 12 and cause the output thereof to swing towards a logic zero state This signal is in turn fed back via resistor 22 to node 19 to reinforce its change in state and thereby effect a d c latching action. At time T 3 and again switch with going back to a logic one and to a logic zero In FIG 3, this causes switch 14 to open and switch 16 to close The opening of s witch 14 isolates node 19 from the rest of the circuit but does not change the input on inverter 10 since there is positive feedback via resistor 22 Thus, the output of both inverters 10 and 12, that is Q and Q, is not affected, as shown in FIG 4 However, when switch 16 closes, node 18 and consequently capacitor 20 are charged to the same potential as the output of inverter 10 -- in this case -- to a logic one Since switch 14 is now open, the charge on capacitor 20 cannot drain away and the circuit will stay in this state indefinitely so long as inputs and do not change. When input and do change, as indicated at time T 4 in FIG 4, the state of the circuit changes as follows to start with, goes to the zero logic level and goes to a logic one level This causes switch 14 to close and switch 16 to open which in turn causes the positive voltage stored on capacitor 20 to raise input 19 of inverter 10 to a logic one level, which, after suitable time delays, causes the output of inverter 12 to rise to a logic one level and latch via resistor 22.Reviewing now the operation of the circuit, it can be generally seen that the outputs Q and Q make one transition in state for every two transitions of the input and , and this transition occurs on the trailing edge of and To do this, the circuit goes through a sequence of four distinct stable states as a response to changes in and. The foregoing circuit has the advantage over other known circuits of requiring only two switches and two inverters to accomplish the function This is a significant reduction in active circuit elements over other known circuits. In order for the circuit of FIG 3 to work properly, capacitor 20 must be much greater than capacitor 28 That is, in typical microelectronic implementations of this circuit, stray capacitance c 28 is in the order of from 0 2 to 0 5 picofarads As a result, capacitor 20 must be in the range of 2 to 3 picofarads. Although this circuit may be implemented by any manner of circuit components, it is very suitable for implementation in complimentary metal oxide semiconductor CMOS technology In any integrated circuit technology, but particularly in CMOS technology, the ability to minimize the physical size of the circuits is of considerable value in that the functional capability per chip can be increased and or the cost per circuit decreased It may also be possible to increase the yield. A circuit of FIG 3, although it has a very small number of active circuit elements that is, transistors does require the use of a resistor and a capacitor Typically, the use of capacitors has been avoided in CMOS technology because of the excessive amount of chip space that they consume It is usually more efficient to put in additional active devices than to make a capacitor However, a significant contribution of the present invention is a CMOS capacitor structure that significantly reduces the surface area required for a given capacitance. FIG 5 illustrates the structure of a conve ntional CMOS capacitor There, a p diffusion 30 is performed in the bulk silicon 32 The field oxide layer 34 of 10,000 Angstroms is thinned down to a gate oxide layer 36 having a thickness of 1,000 Angstroms The p diffusion 30 acts as one electrode of the capacitor and a metalization layer 38 acts as the other electrode Capacitors of this type yield a capacitance per square mil of approximately 0 2 to 0 4 picofarads with 0 2 being more common Assuming the yield to be 0 2 picofarads per square mil, it would require 10 square mils of chip surface area to make capacitor 20 in FIG 3 In microelectronic terms, this is quite a large area, particularly if the circuit is repeated many times in a large array. The capacitor of the present invention is illustrated in FIG 6 There a p diffusion 40 is made into an n-doped substrate 42 Within the p region, an n or n region 44 is diffused These diffusions are made by conventional microelectronic techniques and the p and n designations merely indicate a h igh level of doping concentration which is also conventional in the industry After diffusion, a thick layer of field oxide 46 is deposited Contact holes 48 and 50 are formed in the conventional manner to reach regions 40 and 44 Suitable metalization 52 and 54 is deposited to make electrical contact with regions 40 and 44 This structure provides an n and p junction which, of course, forms a conventional diode However, if this structure is reverse biased, it forms a good capacitor Indeed, this structure yields a capacitance per square mil of approximately 1 to 1 2 picofarads and has the additional advantage of requiring a very small amount of metalization Thus, metalization for other elements of the circuit may run over the top of parts of the capacitor without interfering with its operation which is in contrast to the structure of the conventional capacitor of FIG 5.An additional advantage of this structure is that it is easy to implement with the CMOS process In a conventional CMOS pro cess, there is a well diffusion, a p diffusion and an n diffusion Thus, there are naturally diffusions of the right polarity and doping concentration This structure capacitor has not been used in CMOS design before now because of its very low reverse breakdown voltage This can best be understood by referring to FIG 7 which is a typical current voltage diagram where V is the voltage applied to the p diffusion and the n diffusion is connected to ground When the voltage V is positive, the diode is forward biased and the impedance across the diode is close to zero When V is negative, the diode is reverse biased and the impedance is very high out to a breakdown voltage of approximately 6 to 7 volts. In more conventional CMOS circuit applications, the supply voltage is in the range of 5 to 15 volts Thus, using capacitors of this structure would have been unthinkable However, with very low voltage applications in the range of 3 volts or lower, this structure will work and is very desirable. Res istor 22 of FIG 3 must be of a high value, in the range of 500,000 to 1,000,000 ohms This is necessary because of the switching action of the circuit When the charge on capacitor 20 is supplied to node 19, first inverter 10 and then inverter 12 will go through a change of state However, during the delay, this signal could discharge through resistor 22 to the output node Q which is at the opposite logic level The mathematical relationship that must be satisfied is as follows. R 22 C 20 must be much greater than i where i is the delay time through inverters 10 and 12 Typically, i is of the order of 200 nanoseconds Thus, for safe circuit operating conditions, R 22 C 20 must be greater than 2 microseconds With C 20 having a value of 2 picofarads, R must be 10 6 ohms Resistors formed in a conventional integrated circuit manner of the size required would be much too large to be economic As a result, ion implanted resistors are used Ion implantation is well known in the art and is typically u sed in CMOS technology for other steps. The implementation of switches 14 and 16 in CMOS technology can best be understood by referring to FIGS 8 and 9 FIG 8 shows a basic switch having terminals 50 and 51 and a control terminal 52 Again, the convention is used that when a logic one signal is present on control terminal 54, the switch is closed between terminals 50 and 52 This structure is implemented in the CMOS technology as illustrated in FIG 9 by using a p-channel transistor 56 and an n-channel transistor 58 whose sources are joined and correspond to terminal 50 and whose drains are joined and correspond to terminal 52 The gate of the n-channel transistor corresponds to control terminal 54 and the gate of the p-channel transistor must be provided with a signal which is the complement of the signal on gate 54 In the case of the present application, the complementary signal is always provided In other applications, an inverter connecting the two gates must be provided. To understand th e implementation of inverters 10 and 12 in the CMOS technology, refer to FIGS 10 and 11 FIG 10 is symbolic of an inverter having an input 70 and an output 72 which is the inverse of the input. The implementation of this circuit in CMOS is accomplished by an n-channel transistor 74 having its source 76 connected to ground and having its drain 78 connected to the drain 80 of a p-channel transistor 82 whose source 84 is connected to a positive source of voltage The gates of the transistors 86 and 88 are tied together and form the input corresponding to input 70 in FIG 10 The output of the circuit is taken at node 90 and corresponds to the output 72 in FIG 10.
No comments:
Post a Comment